本课程是电子信息类专业的必修课程。课程内容主要包括:可编程逻辑器件结构和原理、可编程逻辑器件开发平台应用、硬件描述语言(Verilog HDL)基础、基础数字逻辑设计与验证、较复杂数字系统设计与验证。通过本课程学习,学习者掌握可编程逻辑器件开发技术,硬件描述语言的编程方法,电路模块及测试模块的设计方法,培养学习者具备应用EDA工具进行较复杂数字电路系统设计与验证的创新设计思维,以及对较复杂数字逻辑电路/系统建模、综合、仿真、验证的创新设计能力和工程实践能力。
本课程项目实例采用Quartus II、Modelsim软件开发设计。
本课程采用百分制评价,评价权重分配:
单元测验:权重30% 客观题型,每章都有单元测验,在章节学习结束后完成,每章测验有3次机会,取最高分计入总评。
期末考试:权重60% 题型以客观题为主。
课程讨论:权重 10% 按“课堂讨论区”发表讨论主题、回复数量评价,10次以上为本项成绩满分。
了解可编程逻辑器件的发展、结构,以及开发方法和流程。
课时
1.1 可编程逻辑器件的工艺
,
1.2 可编程逻辑器件的发展
,
1.3 可编程逻辑器件的结构
,
1.4 可编程逻辑器件的开发流程
掌握安装Quartus II软件安装与使用方法、Modelsim基本仿真方法,了解FPGA器件的一般开发流程。
课时
2.1 Quartus II软件的安装
,
2.2 工程和设计文件的创建
,
2.3 功能仿真和时序仿真
,
2.4 引脚分配和编程配置
,
2.5 项目实践:加法器设计
掌握Verilog HDL电路模块结构、数据类型、运算符、表达式、变量和常用语句等,能进行典型数字电路模块设计和仿真。
课时
3.1 Verilog HDL模块的一般结构
,
3.2 数据类型
,
3.3 模块实例引用语句
,
3.4 运算符
,
3.5 连续赋值语句
,
3.6 if条件语句
,
3.7 case多路分支语句
,
3.8 循环语句
,
3.9 Verilog HDL基本建模方法
掌握常用组合逻辑电路、时序逻辑电路设计方法和仿真激励编写方法。
课时
4.1 编码器设计
,
4.2 二进制译码器设计
,
4.3 七段显示译码电路设计
,
4.4 锁存器设计
,
4.5 D触发器设计
,
4.6 寄存器和移位寄存器设计
,
4.7 计数器设计
,
4.8 分频器设计
,
4.9 工程实践:流水灯设计
通过较复杂数字系统设计,掌握项目层次化设计方法、有限状态机原理及应用、IP核调用方法、嵌入式分析仪使用方法等,了解综合项目设计流程。
课时
5.1 数字钟设计
,
5.2 交通灯设计
,
5.3 信号发生器设计
模拟、数字电路基础
[1]王静霞.FPGA/CPLD应用技术(Verilog语言版)第2版.电子工业出版社.2014.7
[2]夏宇闻等译.Verilog HDL数字设计与综合.电子工业出版社.2015.8
[3]罗杰.Verilog HDL与FPGA数字系统设计.机械工业出版社.2018.8