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芯动力——硬件加速设计方法
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spContent=第九轮课程即将于2024年3月1日开课，欢迎同学们通过本门课程理解并掌握数字芯片或者FPGA前端设计基础知识。课程入选四川省一流线上课程！本课程也是“华为智能基座”支持课程！ 欢迎关注我本人主页，汇总了《硬件加速设计方法》、《数字集成电路静态时序分析基础》课程所有资料（包括ppt、实验源代码、其他参考资料等），链接为：www.dizhixiong.cn。 也可以关注我的微信公众号“硬件加速与EDA”、B站“讲芯片的邸老师”、知乎Forever snow。个人邮箱为zxdi@home.swjtu.edu.cn，欢迎邮件沟通！ 祝学习顺利！
—— 课程团队
课程概述

本课程的教学内容主要包括：

  1. VerilogHDL可综合设计。课程收获：如何避免常见的VerilogHDL代码误区，如何在考虑性能、面积、功耗、后端实现的情况下，编写高质量代码。 

  2. 同步电路设计与跨时钟域电路设计。课程收获：学会理解经典跨时钟域同步电路设计原理；理解和掌握异步FIFO“空”“满”设计原理，掌握FIFO深度计算方法；理解“异步复位、同步释放”的原理和方法；理解 “一段式”、“两段式”、“三段式”状态机电路结构。

  3. 逻辑综合DesignCompiler基本原理和方法。课程收获：掌握DesignCompiler使用流程，并理解DesignCompiler的约束；掌握Synopsys TCL语言的应用方法。

  4. 静态时序分析。课程收获：理解建立时间与保持时间的计算原理，掌握多时钟下数据路径的建立时间和保持时间的检查方法。

  5. FPGA硬件加速案例等。“FPGA硬件加速案例”采用了2018年全国大学生集成电路创新创业一等奖作品“基于Xilinx PYNQ FPGA的Softmax函数硬件加速设计”。

  6. “基于平头哥玄铁E902的SoC设计课程”（RV-SoC Design Methodology Based on T-Head E902），重点讲述开源RISC-V处理器玄铁E902与无剑100 架构、SoC集成、RTT移植等内容。课件与实验源代码见https://www.dizhixiong.cn/class5/。

若VerilogHDL基础较为薄弱，建议与第二章同步学习B站“讲芯片的邸老师”发布的“从电路设计的角度入门VerilogHDL”，网址：https://www.bilibili.com/video/BV1PS4y1s7XW?spm_id_from=333.999.0.0&vd_source=11e1c053bd139ab5a2798c3f31d057df


教师微信，欢迎对课程提出改进建议：


 

授课目标

  1. 如何避免常见的VerilogHDL代码误区，如何在考虑性能、面积、功耗、后端实现的情况下，编写高质量代码。 

  2. 学会理解经典跨时钟域同步电路设计原理；理解和掌握异步FIFO“空”“满”设计原理，掌握FIFO深度计算方法；理解“异步复位、同步释放”的原理和方法；理解 “一段式”、“两段式”、“三段式”状态机电路结构的异同，掌握状态机编写方法。

  3. 掌握DesignCompiler使用流程，并理解DesignCompiler的约束；掌握Synopsys TCL语言的应用方法。

  4. 理解建立时间与保持时间的计算原理，掌握多时钟下数据路径的建立时间和保持时间的检查方法。

  5. 基于给出的“FPGA硬件加速案例”的开源代码，理解并复现该作品。相关工程和代码已经在github开源。

  6. 掌握RISC-V处理器的FPGA移植。

课程大纲
预备知识

  1. 熟悉VerilogHDL基本语法

  2. 熟悉FPGA开发流程

  3. 具备数字电路基础知识

证书要求

为积极响应国家低碳环保政策， 2021年秋季学期开始，中国大学MOOC平台将取消纸质版的认证证书，仅提供电子版的认证证书服务，证书申请方式和流程不变。

 

电子版认证证书支持查询验证，可通过扫描证书上的二维码进行有效性查询，或者访问 https://www.icourse163.org/verify，通过证书编号进行查询。学生可在“个人中心-证书-查看证书”页面自行下载、打印电子版认证证书。

 

完成课程教学内容学习和考核，成绩达到课程考核标准的学生（每门课程的考核标准不同，详见课程内的评分标准），具备申请认证证书资格，可在证书申请开放期间（以申请页面显示的时间为准），完成在线付费申请。

 

认证证书申请注意事项：

1. 根据国家相关法律法规要求，认证证书申请时要求进行实名认证，请保证所提交的实名认证信息真实完整有效。

2. 完成实名认证并支付后，系统将自动生成并发送电子版认证证书。电子版认证证书生成后不支持退费。


参考资料

第二章-VerilogHDL可综合设计

  1. SoC设计方法与实现(第3版).郭炜 等. 电子工业出版社.2017年.第六章.

  2. 设计与验证. EDA先锋工作室. 人民邮电出版社. 第四章.

  3. Altera FPGA/CPLD设计(高级篇).EDA先锋工作室. 人民邮电出版社. 第一章. 

  4. 数字专用集成电路的设计与验证. 杨宗凯，黄建，杜旭 编著. 电子工业出版社. 2004.第五章.

  5. 数字IC设计：方法、技巧与实践. 唐杉，徐强，王莉薇 编著. 机械工业出版社. 2006.

  6. Clifford E. Cummings经典论文

第三章-同步电路设计与跨时钟域

  1. SoC设计方法与实现(第3版).郭炜 等. 电子工业出版社.2017年.第七章.

  2. 设计与验证. EDA先锋工作室. 人民邮电出版社. 第六章.

  3. FPGA深度解析.   樊继明，陆锦宏 著. 北京航空航天大学出版社. 2015年.第八章.

第四章-逻辑综合DesignCompiler

  1. Design Compiler User Guide

  2. 数字VLSI芯片设计：使用Cadence和Synopsys CAD工具. （美）布鲁范德 著，周润德 译. 电子工业出版社. 2009.第九章.

  3. 综合与时序分析的设计约束：Synopsys设计约束（SDC）实用指南

  4. Sridhar Gangadharan，Sanjay，Chur 著，韩德强 张丽艳 王宗侠等译 译. 机械工业出版社.2018年.

  5. Tcl for Synopsys Tools.

  6. Design Compiler Optimization Reference Manual.

  7. Static Timing Analysis for Nanometer Designs: A Practical Approach. J. Bhasker, Rakesh Chadha. Springer. 2009. Chapter 3.

第五章-静态时序分析

  1. Static Timing Analysis for Nanometer Designs: A Practical Approach. J. Bhasker, Rakesh Chadha. Springer.2009. Chapter 8.