本课程是电子信息专业和应用电子专业的专业核心课,主要培养学生掌握现代电子技术的设计方法,具有电子设计自动化应用能力。要求学生通过课程的学习和实验,初步掌握常用EDA工具的使用方法、FPGA的开发技术以及VHDL语言的编程方法。能比较熟练地使用QuartusII等常用EDA软件对FPGA和CPLD作一些简单电路系统的设计,同时能较好地使用VHDL语言设计简单的逻辑电路和逻辑系统,学会行为仿真、时序仿真和硬件测试技术,为现代EDA工程技术的进一步学习,ASIC器件设计以及超大规模集成电路设计奠定基础。
课程以5个教学项目(学习情境)+1个综合课程设计为载体开展教学,将教学项目分为易中难三个等级,并根据难易程度将其分为封闭性、开放型和开发创新型三种模式。封闭性的教学,主要采取引导法教学,老师全面指导学生完成任务;开放型强化学生的计划与自查能力,强调学生自学能力的培养、 能根据任务书要求自主完成项目设计;开放创新型强化学生独立完成工作过程及创新能力,老师只布置任务,完成任务的方式方法完全有学生自由发挥,老师几乎不做指导。
课程教学以基于工作过程的教学模式展开,以六步法(资讯、计划、决策、实施、检查、评估)实施教学,突出学生动手能力、自学能力、创新能力及岗位能力等各项素质培养。
任课教师: 粟慧龙 考核方式: 基于6个项目的考核(60%)+理论考试40%
序号 | 考核项目 | 考核标准 | ||||
考核点 | 要求 | 考核 方式 | 所占 比例 | 考核 时间 | ||
1 | 项目一: 1位全加器的原理图输入设计 | 职业态度与素养、6S管理 | 具体要求见第6项 | 过程考核结果考核 | 5% | 第 1-3周 |
过程考核 | EDA设计流程、PLD的选型、开发板的使用,全加器设计方法、编程技能、调试方法 | |||||
项目结果考核 | 全加器项目最终完成情况 | |||||
2 | 项目二: 4路抢答器的原理图输入设计 | 职业态度与素养、6S管理 | 具体要求见第6项 | 过程考核结果考核 | 10% | 第 3-5周 |
过程考核 | 抢答器原理、调用集成模块实现时序逻辑电路的方法,译码器操作方法、编程技能、调试方法 | |||||
项目结果考核 | 抢答器项目最终完成情况 | |||||
3 | 项目三: 数码管显 示译码器的VHDL设计 | 职业态度与素养、6S管理 | 具体要求见第6项 | 过程考核结果考核 | 10% | 第 5-7周 |
过程考核 | VHDL基本要素、并行语句,译码器操作方法、编程技能、调试方法 | |||||
项目结果考核 | 译码器项目最终完成情况 | |||||
4 | 项目四: 秒表的VHDL设计 | 职业态度与素养、6S管理 | 具体要求见第6项 | 过程考核结果考核 | 10% | 第 8-11周 |
过程考核 | VHDL顺序语句、同步异步时序逻辑电路的设计方法,秒表的操作方法、编程技能、调试方法 | |||||
项目结果考核 | 计数器项目最终完成情况 | |||||
5 | 项目五: 数字时钟的原理图VHDL混合设计 | 职业态度与素养、6S管理 | 具体要求见第6项 | 过程考核结果考核 | 10% | 第 11-13周 |
过程考核 | 层次性设计方法,秒表的电路设计,程序编写、调试方法 | |||||
项目结果考核 | 秒表项目最终完成情况 | |||||
6 | 项目六: 综合课程设计 | 职业态度与素养、6S管理 | 具体要求见第6项 | 过程考核结果考核 | 15% | 第 14-16周 |
过程考核 | 层次性设计方法,电路设计,程序编写、调试方法。 | |||||
项目结果考核 | 项目最终完成情况 | |||||
7 | 职业态度与素养、6S管理 | 学习态度、6S管理 | 不迟到、早退、旷课,上课认真,认真执行6S管理要求 | 考勤等平时教学记录 | 记入平时每个项目成绩中 | 全程 |
课堂提问、作业 | 能认真完成作业,完成质量,认真积极回答问题 | |||||
团队合作 | 积极与小组成员沟通、承担工作任务,共同完成训练项目 | |||||
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