本课程是一门实践类课程，通过本课程学习，使学生掌握使用VerilogHDL进行数字电路设计、仿真，并在FPGA器件上实现数字逻辑。初步掌握数字电路和数字系统的设计方法，培养学生从事数字电路设计技能，对学生进入数字电路设计领域有很重要作用。掌握基于FPGA Verilog HDL实现数字电路仿真的方法，通过本课程的学习可以使学生达到的FPGA开发初级水平，掌握一种适合产品样机和小批量生产的理想手段。
1.平时成绩25%；
2.实验占30%；
3.期末考试占45%。
C语言、数字电子技术基础。
第1章 绪论
1.1 本课程的性质、教学目标、主要内容及学习要求
1.2 Verilog的发展历史与语言特点
1.3 Verilog语言与FPGA之间的关系
1.4 FPGA设计流程
第2章 Verilog HDL 语言基础
2.1 Verilog HDL语言概述
2.2 2选1数据选择器实例
2.3 4选1数据选择器实例
2.4 四位加法器实例
2.5 七段数码管显示译码器
2.6 D触发器与缺省项问题
2.7 Verilog语言赋值方式
2.8 计数器实例
2.9 状态机设计实例
2.10 FPGA实现延时定时的两种方法
2 11 状态机AD采样控制电路
2.12 奇数分频与小数分频
2.13 CRC校验码
第3章 FPGA开发软件QuartusII使用实例
3.1 FPGA开发软件QuartusII使用实例一——加法器
3.2 FPGA开发软件QuartusII使用实例二——显示译码器
3.3 FPGA开发软件QuartusII使用实例三——计数器160
3.4 FPGA开发软件QuartusII使用实例四——计数器实现数字钟60秒计数
3.5 FPGA开发软件QuartusII使用实例五——状态机交通灯控制
第4章 FPGA设计实例
4.1 自动售货机设计实例
4.2 交通灯设计实例
1.《Verilog数字系统设计教程》，夏宇闻编著，北京航天航空大学出版社，2013
2.《Verilog HDL数学系统设计：原理、实例及仿真》，康磊, 张燕燕主编，西安电子科技大学出版社，2012
3.《FPGA项目开发实战讲解》，李宪强著，电子工业出版社，2015
（1）“Verilog数字系统设计教程”课程需要哪些预备知识？
答：C语言程序设计，模拟与数字电子电路基础。
（2）传统的电子设计与PLD设计的比较？
传统的电子设计通常是自底向上的，即首先确定构成系统的最底层的电路模块或元件的结构和功能，然后根据主系统的功能要求，将它们组合成更大的功能块，完成整个目标系统的设计。特点是必须首先关注并致力于解决系统最底层硬件的可获得性及具体目标器件的技术细节；PLD采用自顶向下的设计，采用高效的EDA设计方法，最大的优势就是能将所有设计环节纳入统一的自顶向下的设计方案中。EDA技术的标准化使PLD的设计与具体的硬件无关，设计者能更大程度地将精力集中在设计项目性能的提高和成本的降低上。
PLD的设计为自顶向下的设计方法，只有在EDA技术得到快速发展和成熟应用的今天才成为可能。自顶向下设计方法的有效应用必须基于功能强大的EDA工具，具备集系统描述、行为描述和结构描述为一体的硬件描述语言，以及先进的ASIC制造工艺和FPGA开发技术。当今，自顶向下的设计方法已是EDA技术的首选设计方法，是ASIC和FPGA开发的主要设计手段。
（3）硬件描述语言与软件描述语言的区别是什么？
答：硬件描述语言程序通过综合器综合出可以下载到PLD器件中的网表文件，实现相应的逻辑电路；软件语言通过编译器将程序编译成CPU的指令或数据代码。综合器和软件程序编译器都不过是一种“翻译器”，都能将高层次的设计表达转化为低层次的表达，但它们却具有许多本质的区别。
编译器将软件程序翻译成基于某种特定CPU的机器代码，CPU逐条指令执行完成相应的功能。这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器则不同，同样是软件代码的硬件描述语言程序，综合器转化的目标是底层的电路结构网表文件。这种满足原设计程序功能描述的电路结构不依赖于任何特定的硬件环境，因此可以独立地存在，并能轻易地被移植到任何通用的硬件环境中，如ASIC和PLD等。换言之，电路网表代表了特定的硬件结构，因此具备了随时改变硬件结构的依据。综合的结果具有相对独立性。另一方面，综合器在将硬件描述语言表达的电路功能转化成具体的电路结构网表的过程中，具有明显的能动性和创造性。它不是机械的一一对应式的翻译，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的形成。
（4）本课程配套的教材是哪本？
答：《Verilog数字系统设计教程》，夏宇闻编著，北京航天航空大学出版社，2013。